Disusun Oleh;Yudhi Ferdhy_11201242
Perguruan Tinggi Asia Malang
Perguruan Tinggi Asia Malang
Gerbang AND, OR, dan NOT adalah unsur pembuat keputusan. Dengan bahan dasar ini, para insinyur dan teknisi membuat rangkaian yang dapat mengenal kata, mengkonversi dari desimal ke biner, melakukan operasi aritmatika, dan melaksanakan operasi logika. Namun itu pun belum mencukupi.
Komputer memerlukan unsur memori yakni alat yang mampu menyimpan digit biner. Contoh sederhana adalah teras ferit. Dimagnetkan ke satu arah, ia menyimpan biner 0; kearah lainnya biner 1.
JENIS-JENIS FLIP-FLOP
1. FLIP-FLOP RS
* Flip-flop adalah unsur memori yang menyimpan digit memori dalam bentuk voltasae rendah atau tinggi.
* Flip-flop RS adalah salah satu di antara flip-flop yang paling sederhana.
RS (Riset, Set)
Komputer memerlukan unsur memori yakni alat yang mampu menyimpan digit biner. Contoh sederhana adalah teras ferit. Dimagnetkan ke satu arah, ia menyimpan biner 0; kearah lainnya biner 1.
JENIS-JENIS FLIP-FLOP
1. FLIP-FLOP RS
* Flip-flop adalah unsur memori yang menyimpan digit memori dalam bentuk voltasae rendah atau tinggi.
* Flip-flop RS adalah salah satu di antara flip-flop yang paling sederhana.
RS (Riset, Set)
| R | S | Q | Q | modus |
| 0 | 0 | 1 | 0 | Tetap |
| 0 | 1 | 1 | 0 | Set |
| 1 | 0 | 0 | 1 | Reset |
| 1 | 1 | 0 | 0 | Dilarang |
- Lambang Flip-Flop RS
* Masukkan S tinggi men-set Q ke 1,masukan R tinggi me-riset Q ke 0. keluaran Q akan terus menerus tetap pada keadaan itu sampai ia disulut ke keadaan sebaliknya.
Gambar : lambang untuk flip-flop RS
* Komputer menggunakan ribuan flip-flop. Untuk mengkoordinasikan kegiatan kseluruhan, sinyal umum yang bernama kunci-waktu (clock) dikirimkan ke setiap flip-flop. Sinyal ini mencegah flip-flop berubah keadaan sebelum waktunya.
* Gambar diatas merupakan contoh yang menunjukan kunci waktu positif. Ia membuat flip=flop menunggu masukannya sampai pada saat kunci-waktu berubah dari rendak ke tinggi.
2.FLIP-FLOP D
* Flip-flop RS mempunyai dua masukan data : S dan R. untuk menyimpan bit tinggi, kita memerlukan S tinggi, untuk menyimpan bit rendah, kita memerlukan R tinggi.
1. Flip-Flop D Tidak Berkunci Waktu
* Gambar di bawah ini menunjukan bagaimana kita membuat flip-flop D. bit data D menggerakan masukan S serta pelengkap D menggerakan masukan R. karena itu, D tinggi men-set atau me-riset flip-=flop serta D rendah me-risetnya.
* Flip-flop D pada gambar tidak berkunci waktu ia akan men-set atau meriset, sebegitu D menjadi tinggi atau rendah. Flip-flop tidak berkunci-waktu seperti ini hampir tidak pernah di gunakan orang.
* Masukkan S tinggi men-set Q ke 1,masukan R tinggi me-riset Q ke 0. keluaran Q akan terus menerus tetap pada keadaan itu sampai ia disulut ke keadaan sebaliknya.
Gambar : lambang untuk flip-flop RS
* Komputer menggunakan ribuan flip-flop. Untuk mengkoordinasikan kegiatan kseluruhan, sinyal umum yang bernama kunci-waktu (clock) dikirimkan ke setiap flip-flop. Sinyal ini mencegah flip-flop berubah keadaan sebelum waktunya.* Gambar diatas merupakan contoh yang menunjukan kunci waktu positif. Ia membuat flip=flop menunggu masukannya sampai pada saat kunci-waktu berubah dari rendak ke tinggi.
2.FLIP-FLOP D
* Flip-flop RS mempunyai dua masukan data : S dan R. untuk menyimpan bit tinggi, kita memerlukan S tinggi, untuk menyimpan bit rendah, kita memerlukan R tinggi.
1. Flip-Flop D Tidak Berkunci Waktu
* Gambar di bawah ini menunjukan bagaimana kita membuat flip-flop D. bit data D menggerakan masukan S serta pelengkap D menggerakan masukan R. karena itu, D tinggi men-set atau me-riset flip-=flop serta D rendah me-risetnya.
* Flip-flop D pada gambar tidak berkunci waktu ia akan men-set atau meriset, sebegitu D menjadi tinggi atau rendah. Flip-flop tidak berkunci-waktu seperti ini hampir tidak pernah di gunakan orang.
1. Flip-Flop D Berkunci Waktu
* CLK rendah membuat gerbang AND disable sehingga ia mencegah flip-flop untuk berubah keadaan. Dengan kata lain, selama CLK rendah, flip-flop tergrendel pada keadaan terakhirnya.
* Ketika CLK tinggi, nilai D menjadi penting. Dalam hali ini, D tinggi men-set flip-flop sedangkan D rendah merisetnya.
Table di bawah ini meringkaskan operasi itu.
Tabel Flip-Flop D
| CLK | D | Q |
| 0 | X | Status terakhir |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
* X menyatakan 0 atau 1 sehingga, selama CLK rendah, nilai D adalah tidak penting karena flip-flop tetap tergrrendel. (sementara itu, X dinamakan takacuh karena ia tidak mempunyai efek ).ketika CLK tinggi, maka :Q = D
Flip-Flop D Bersulut Tepi
1. Sulut Tepi
* Melalui rancangan, konstamta waktu RC di buat jauh lebih kecil dari lebar pulsa kunci waktu. Karena itu, kapasitor dapat diiisi penuh ketika CLK tinggi, pengisian eksponensial ini menghasilkan suatu hambatan, suatu taji voltase positif yang sempit.
* Taji positif sempit itu menyebabkan gerbang AND enable selama sesaat, taji negative sempit tidak berbuat apa-apa. Akibatnya adalah penggiatan gerbang AND selam taji positif yakni setara dengan menjejaki niali D selama sesaat. Pada titik unik ini dalam skala waktu, D dan pelengkapnya mencapai masukan flip-flop serta memaksa Q untuk set atau riset ( keculai kalu memang Q sudah sam dengan D ).
* Operasi macam ini disebut atau dikenal sebagai sulutan tepi karena flip-flop hanya memberi tanggapan ( respon ) ketika kunci waktu berada pada peralihan di antara kedua keadaan voltasenya. Penyulutan pada gambar diatas terjadi pad tepi depan posoitif dari kunci-waktu itu sebabnya, ia dikenal sebagai sulutan tepi-positif.
2. Preset dan Clear
* Ketika pertama di beri daya, flip-flop tersususn dalam keadaan acak. Untuk memulai kerja pada sejumlah komputer, operator harus menekan tombol riset induk. Tekanan tombol ini mengirim sinyal clear atau riset ke semua flip-flop. Demikian pula, sejumlah computer memerlukan preset (sinonim dengan “set” ) pada flip-flop tertentu.
* Sulutan tepi adalah sama seperti yang dikemukakan sebelum ini. Lebih dari itu,jika kita mengkehendakinya, gerbang OR memungkinkan kita untuk menyisipkan PRESET ( PR ) tinggi atau CLEAR ( CLR ) tinggi. PR tinggi memaksa Q menjadi 1 CLR tinggi meriset Q ke 0.
3. Lambang
* Rangkaian pada flip-flop D tidak menggunakan rangkaina RC untuk memperoleh taji sempit karena kapasitor sulit di padu ke atas cip. Sebagai gantinya, diperlukan beraneka jenis rancangan gandeng langsung.
* Gambar di bawah ini menunjukkan lambing flip-flop D bersulut tepi positif. Masukan CLK mempunyai segitiga kecil yang digunakan sebagai pengingat akan penyulutan tepi. Masukan D dijejak dan disimpan pada tepi awal kunci waktu.
Gambar : lambang untuk flip-flop D bersulut tepi positif
4. Waktu Tangguh Rambatan
* Dioda dan transistor tidak dapat segera mensakelar status.Waktu sakelar adalah sebab utama dari waktu tangguh rambatan yang dinyatakan sebagai tp. Mereka menyatakan banyaknya waktu yang diperlukan oleh keluaran gerbang atau flip-flop untuk berubah status setelah masukan berubah status. Misalnya, jika lebar data flip-flopD menunjukan tp, sebesar 10 nanodetik, maka Q memerlukan waktu kira-kira 10 nanodetik untuk berubah status setelah D dijejak oleh tepi kunci-waktu.
* Waktu tangguh rambatan adalah kecil sehingga, dalam banyak penggunaan, dapat diabaikan .
5. Waktu Siap
* Kapasistansi tercecer pada masukan D (di tambah faktor lain ) menyebabkan penting bagi bit data D untuk sudah berada di masukan sebelum tepi CLK tiba. Waktu siap tsiap adalah waktu minimum yang diperlukan oleh bit data untuk siap sebelum tepi CLK tiba.
* Misalnya, jika lembar data flip-flop D menunjukan bahwa tsiap adalah 15 nanodetik, maka bit data yang akan disimpan itu sudah harus berada di masukan D, paling sedikit, 15 nanodetik sebelum tepi CLK kalau tidak, pabrik tidak menjamin terjadinya penjejakan dan penyimpanan bit yang benar.
6. Waktu Tahan
* Lebih lanjut, bit data D harus ditahan cukup untuk menunggu agar transistor sempat berubah status. Hanya setelah ubahan itu pasti terlaksana, barulah kita membolehkan bit data berubah lagi. Waktu tahan ttahan adalah waktu minimum yang diperlukan oleh bit data untuk terus berada setelah tepi CLK tiba.
* Misalnya, jika tsiap adalah 15 nanodetik dan ttahan adalah 5 nanodetik, maka bit data harus berada di masukan D, palinh sedikit 15 nanodetik sebelum tepi CLK tiba serta bertahan, paling sedikit selama 5 nanodetik setelah tepi CLK itu.
7. Grendel D dan Flip-Flop D
* Flip-flop D hampir selalu berkunci waktu. Diantara dua macam flip-flop D yang telah disebutkan di atas, macam bersulut tepi adalah jenis yang paling umum digunakan pada komputer. Sesungguhnya, lembar data biasanya menuliskan flip-flop D bersulut tepi hanya sebagai flip-flop D saja.
3. FLIP-FLOP JK
* Kali ini kita akan berbicara tentang bagaimana kita membuat pencacah yakni odometer biner tara elektronika. Ketika kita sampai pada rangkaian yang dapat mencacah, maka flip-flop JK adalah unsur memori yang ideal untuk digunakan.
* Gambar di bawah ini menunjukkan satu cara untuk membuat flip-flop JK. J dan K disebut masukan kendali mereka menentukan apa yang dilakukan flip-flop ketika tepi kunci waktu positif tiba.
* Seperti sebelumnya, rangkaian RC dengan konstanta waktu pendek mengkonversi pulsa persegi ke taji sempit. Dan karena gerbang AND, rangkaian itu bersulut tepi-positif.
* ketika J dan K rendah, maka kedua gerbang AND menjadi disable. Karena itu, pulsa kunci-waktu tidak mengakibatkan apa-apa. Kemungkinan pertama ini adalah entri pertama pada table di bawah ini.seperti tampak di situ, ketika J dan K kedua-duanya 0, maka Q mempertahankan nilai akhirnya . flip-flop tetap tergrendel.
Flip-Flop D Bersulut Tepi
1. Sulut Tepi
* Melalui rancangan, konstamta waktu RC di buat jauh lebih kecil dari lebar pulsa kunci waktu. Karena itu, kapasitor dapat diiisi penuh ketika CLK tinggi, pengisian eksponensial ini menghasilkan suatu hambatan, suatu taji voltase positif yang sempit.
* Taji positif sempit itu menyebabkan gerbang AND enable selama sesaat, taji negative sempit tidak berbuat apa-apa. Akibatnya adalah penggiatan gerbang AND selam taji positif yakni setara dengan menjejaki niali D selama sesaat. Pada titik unik ini dalam skala waktu, D dan pelengkapnya mencapai masukan flip-flop serta memaksa Q untuk set atau riset ( keculai kalu memang Q sudah sam dengan D ).
* Operasi macam ini disebut atau dikenal sebagai sulutan tepi karena flip-flop hanya memberi tanggapan ( respon ) ketika kunci waktu berada pada peralihan di antara kedua keadaan voltasenya. Penyulutan pada gambar diatas terjadi pad tepi depan posoitif dari kunci-waktu itu sebabnya, ia dikenal sebagai sulutan tepi-positif.
2. Preset dan Clear
* Ketika pertama di beri daya, flip-flop tersususn dalam keadaan acak. Untuk memulai kerja pada sejumlah komputer, operator harus menekan tombol riset induk. Tekanan tombol ini mengirim sinyal clear atau riset ke semua flip-flop. Demikian pula, sejumlah computer memerlukan preset (sinonim dengan “set” ) pada flip-flop tertentu.
* Sulutan tepi adalah sama seperti yang dikemukakan sebelum ini. Lebih dari itu,jika kita mengkehendakinya, gerbang OR memungkinkan kita untuk menyisipkan PRESET ( PR ) tinggi atau CLEAR ( CLR ) tinggi. PR tinggi memaksa Q menjadi 1 CLR tinggi meriset Q ke 0.
3. Lambang
* Rangkaian pada flip-flop D tidak menggunakan rangkaina RC untuk memperoleh taji sempit karena kapasitor sulit di padu ke atas cip. Sebagai gantinya, diperlukan beraneka jenis rancangan gandeng langsung.
* Gambar di bawah ini menunjukkan lambing flip-flop D bersulut tepi positif. Masukan CLK mempunyai segitiga kecil yang digunakan sebagai pengingat akan penyulutan tepi. Masukan D dijejak dan disimpan pada tepi awal kunci waktu.
Gambar : lambang untuk flip-flop D bersulut tepi positif
4. Waktu Tangguh Rambatan
* Dioda dan transistor tidak dapat segera mensakelar status.Waktu sakelar adalah sebab utama dari waktu tangguh rambatan yang dinyatakan sebagai tp. Mereka menyatakan banyaknya waktu yang diperlukan oleh keluaran gerbang atau flip-flop untuk berubah status setelah masukan berubah status. Misalnya, jika lebar data flip-flopD menunjukan tp, sebesar 10 nanodetik, maka Q memerlukan waktu kira-kira 10 nanodetik untuk berubah status setelah D dijejak oleh tepi kunci-waktu.
* Waktu tangguh rambatan adalah kecil sehingga, dalam banyak penggunaan, dapat diabaikan .
5. Waktu Siap
* Kapasistansi tercecer pada masukan D (di tambah faktor lain ) menyebabkan penting bagi bit data D untuk sudah berada di masukan sebelum tepi CLK tiba. Waktu siap tsiap adalah waktu minimum yang diperlukan oleh bit data untuk siap sebelum tepi CLK tiba.
* Misalnya, jika lembar data flip-flop D menunjukan bahwa tsiap adalah 15 nanodetik, maka bit data yang akan disimpan itu sudah harus berada di masukan D, paling sedikit, 15 nanodetik sebelum tepi CLK kalau tidak, pabrik tidak menjamin terjadinya penjejakan dan penyimpanan bit yang benar.
6. Waktu Tahan
* Lebih lanjut, bit data D harus ditahan cukup untuk menunggu agar transistor sempat berubah status. Hanya setelah ubahan itu pasti terlaksana, barulah kita membolehkan bit data berubah lagi. Waktu tahan ttahan adalah waktu minimum yang diperlukan oleh bit data untuk terus berada setelah tepi CLK tiba.
* Misalnya, jika tsiap adalah 15 nanodetik dan ttahan adalah 5 nanodetik, maka bit data harus berada di masukan D, palinh sedikit 15 nanodetik sebelum tepi CLK tiba serta bertahan, paling sedikit selama 5 nanodetik setelah tepi CLK itu.
7. Grendel D dan Flip-Flop D
* Flip-flop D hampir selalu berkunci waktu. Diantara dua macam flip-flop D yang telah disebutkan di atas, macam bersulut tepi adalah jenis yang paling umum digunakan pada komputer. Sesungguhnya, lembar data biasanya menuliskan flip-flop D bersulut tepi hanya sebagai flip-flop D saja.
3. FLIP-FLOP JK
* Kali ini kita akan berbicara tentang bagaimana kita membuat pencacah yakni odometer biner tara elektronika. Ketika kita sampai pada rangkaian yang dapat mencacah, maka flip-flop JK adalah unsur memori yang ideal untuk digunakan.
* Gambar di bawah ini menunjukkan satu cara untuk membuat flip-flop JK. J dan K disebut masukan kendali mereka menentukan apa yang dilakukan flip-flop ketika tepi kunci waktu positif tiba.
* Seperti sebelumnya, rangkaian RC dengan konstanta waktu pendek mengkonversi pulsa persegi ke taji sempit. Dan karena gerbang AND, rangkaian itu bersulut tepi-positif.
* ketika J dan K rendah, maka kedua gerbang AND menjadi disable. Karena itu, pulsa kunci-waktu tidak mengakibatkan apa-apa. Kemungkinan pertama ini adalah entri pertama pada table di bawah ini.seperti tampak di situ, ketika J dan K kedua-duanya 0, maka Q mempertahankan nilai akhirnya . flip-flop tetap tergrendel.
Tabel Flip-Flop JK
| J | K | Q | Kegiatan |
| 0 | 0 | Status terakhir | Tergrendel |
| 0 | 1 | 0 | Riset |
| 1 | 0 | 1 | Set |
| 1 | 1 | Status terakhir | Togel |
* Ketika J rendah dan K tinggi, maka gerbang diatas menjadi disabel, sehingga tiada jalan untuk men-set flip-flop. Satu-satunya kemungkinan adalah me-riset. Ketika Q tinggi, maka sebegitu tepi kunci-waktu possitif berikutnya tiba, gerbang bawah menerusakan sulutan riset. Ini memeksa Q untuk menjadi rendah ( entri kedua pada table diatas ). Karena itu , J = 0 dan K = 1 menunjukkan bahwa tepi kuncu waktu postif brikutnya me-riset flip-flop (kecuali kalau Q memang sudah rendah ).
* Ketika J dan K rendah, maka gerbang bawah menjadi disabel, sehingga tidaklah mungkin untuk me-riset flip-flop. Namun, kita dapat men-set flip-flop sebagai berikut. Ketika Q rendah, maka Q tinggi karena itu , pada tepi kunci-waktu positif berikutnya, gerbang atas meneruskan seperangkat sulut. Ini menggerakan Qke status tinggi ( entri ketiga pada tabel diatas ).
* Seperti tampak di situ, J = 1 dan K = 0 menyebabkan tepi kunci-waktu positif berikutnya men-set flip-flop ( kecuali kalau memang Q sudah tinggi 0.
* Ketika J dan k adalah tinggi, maka flip-flop dapat di-set atau di-riset. Jika Q tinggi, maka pada tepi kunci waktu berikutnya, gerbang bawah menerusakn sulutan riset. Sebaliknya, ketika Q rendah maka pada tepi kunci waktu positif berikutnya, gerbang atas meneruskan sulutan. Pada keadaan yang mana saja, Q berubah ke pelengkap dari status terakhirnya. Karena itu, J = 1 dan K = 1 menyebabkan flip-flop togel pada tepi kunci waktu poisitif berikutnya. ( “ Togel”berarti mensakelar ke status lawannya ).
a. Pacuan
* Waktu tangguh rambatan mencegah flip-flop JK untuk berpacu ( mentogel lebih dari sekali selama tepi kunci positif ).
* Mengapa demikian ? pada waktu itu, sinyal baru Q dan Q sudah terlambat untuk bertumpah tindih dengan taji positif yang menggerakan gerbang AND.
b. Lambang
* Gambar di bawah ini adalah lambang dari flip-flop JK dari rancangan apapun. J tinggi menyebabkan set pada kunci-waktu positif berikutnys , K tinggi menghasilkan riset. J dan K tinggi menimbulkan stu togel untuk setiap tepi kunci-waktu positif.
* Ketika J dan K rendah, maka gerbang bawah menjadi disabel, sehingga tidaklah mungkin untuk me-riset flip-flop. Namun, kita dapat men-set flip-flop sebagai berikut. Ketika Q rendah, maka Q tinggi karena itu , pada tepi kunci-waktu positif berikutnya, gerbang atas meneruskan seperangkat sulut. Ini menggerakan Qke status tinggi ( entri ketiga pada tabel diatas ).
* Seperti tampak di situ, J = 1 dan K = 0 menyebabkan tepi kunci-waktu positif berikutnya men-set flip-flop ( kecuali kalau memang Q sudah tinggi 0.
* Ketika J dan k adalah tinggi, maka flip-flop dapat di-set atau di-riset. Jika Q tinggi, maka pada tepi kunci waktu berikutnya, gerbang bawah menerusakn sulutan riset. Sebaliknya, ketika Q rendah maka pada tepi kunci waktu positif berikutnya, gerbang atas meneruskan sulutan. Pada keadaan yang mana saja, Q berubah ke pelengkap dari status terakhirnya. Karena itu, J = 1 dan K = 1 menyebabkan flip-flop togel pada tepi kunci waktu poisitif berikutnya. ( “ Togel”berarti mensakelar ke status lawannya ).
a. Pacuan
* Waktu tangguh rambatan mencegah flip-flop JK untuk berpacu ( mentogel lebih dari sekali selama tepi kunci positif ).
* Mengapa demikian ? pada waktu itu, sinyal baru Q dan Q sudah terlambat untuk bertumpah tindih dengan taji positif yang menggerakan gerbang AND.
b. Lambang
* Gambar di bawah ini adalah lambang dari flip-flop JK dari rancangan apapun. J tinggi menyebabkan set pada kunci-waktu positif berikutnys , K tinggi menghasilkan riset. J dan K tinggi menimbulkan stu togel untuk setiap tepi kunci-waktu positif.
Kita dapat memasang gerbang OR untuk memasang masukan PRESET dan CLEAR seperti pasa flip-flop D. gambar diatas adalah lambang baku bagi flip-flop JK dengan fungsi tambahan ini. Perhatikan bahwa ia bersulut tepi positif serta memerlukan PR tinggi untuk preset dan CLR tinggi untuk di clear.
Laporan modul 5 Flip Flop
Flip flop adalah rangkaian yang terdiri dari dua elemen aktif (transistor) yang kerjanya saling bergantian.dan memiliki fungsi sebagai berikut :
- menyimpan bilangan biner
- mencacah pulsa
- menyerempakkan rangkaian aritmatika
jenis – jenis flip flop :
1. RS Flip flop
flip flop SR merupakan rangkaian dasar untuk mennyusun berbagai jenis flip flop yang lainnya. flip flop SR disusun dari dua gerbang yang berbeda. yaitu gerbang NAND dan gerbang NOR.
rangkaian RS flip flop NAND
tabel kebenaran RS flip flop NAND
rangkaian RS flip flop NOR
tabel kebenaran RS flip flop NOR
dari dua gambar diatas kita dapat membuat keluaran Q = 1 dengan mengeset flip flop dan membuat keluara Q=0 dengan mereset flip flop dari kondisi stabil.RS Flip Flop dengan CLOCK
RS flip flop dengan Clock merupakan pengembangan dari RS flip flop dengan menambahkan dua gerbang NAND pada RS flip flop dari gerbang NAND dan gerbang AND. Pada RS flip flop gerbang NOR bertujuan untuk masukan pemicu yang disebut sinyal clock untuk mengubah nilai yang ada.
rangkaian dan tabel kebenaran Rs flip flop dengan Clock gerbang NAND
RS Flip flop dengan Clock gerbang NOR
2. JK Flip FlopJK flip flop dibetuk dari SR flip flop dengan tambahan gerbang AND pada sisi input SR nya.
Input – input J dan K mengontrol keadaan flip flop dengan cara yang sama seperti input S dan R mengontrol R-S flip flop. bila keadaan J = K = 1 tidak menghasilkan suatu output yang tak menentu. untuk keadaan J = K = 1 ini, flip flop akan selalu masuk dalam keadaan yang berlawanan dengan transisi positif dari sinyal clock.
rangkaian JK flip flop
3. Master Slave flip flopMaster slave flip flop dibentuk dari dua buah SR flip flop, dimana operasi dari kedua Sr flip slop tersebut dilakukan dengan cara bergantian dengan memberikan input clock yang berlawanan pada kedua SR flip flop tersebut. jika clock diberi input 1, gerbang AND 1 dan 2 aktif, SR flip flop ke 1 akan menerima data yang akan memasukkan melalui J dan K, sementara gerbang AND ke 3 dan ke 4 tidak aktif ( menghasilkan output =0 ) sehingga Sr flip flop ke 2 tidak ada respon.
rangkaian Master Slave flip flop
4. D flip flopD flip flop memiliki input yang disebut D (data) serta 2 output yang disebut Q dan Q. pada dasarnya D flip flop diperoleh dari SR flip flop yang salah satu inputnya didapat dengan mengkomplemenkan input yaitu menambahkan satu gerbang NOT pada masukan.
rangkaian D flip flop
NB:gambar dari rangkaian diatas bisa dibuka di link yang tertera diatas
makasih banyak sudah share
BalasHapusLampu servis hp